インテル流big.LITTLE。別MAのCPUをスタックしたLakefield登場へ

インテルのCES関連のプレスリリースより

インテルはCPUやメモリの積層化技術、3Dスタッキング技術の開発、習熟を進めています。

このタイプの技術の基礎となったのが、「Radeon入ってるCoreプロセッサ」のKaby Lake-Gで使われた接合技術です。この方式はそれまでのやり方よりもずっとローコストでHBMメモリなどの実装を可能にしました。

インテルはさらにその技術を進め、メモリだけではなくCPUなどのロジックチップの積層化も可能にしました。

その技術を形にしたチップ、というよりもSoCと呼ぶ方がふさわしいかもしれませんが、製品版が早くも2019年のうちに市場に登場することになるようです。

恐らく最初の製品となるのは、10nm世代の新アーキテクチャのCPUコアと22nm世代のATOMなどを積層化した「Lakefield」です。

インテル流big.LITTLE

ArmアーキテクチャのCPUでは「big.LITTLE」というマイクロアーキテクチャ、というか設計思想を具現化しています。

8コアCPUならばうち4コアは性能は低いものの非常に電力効率が高いものを採用。残り4コアは電力効率は低いもののピーク処理性能が高いコアとして、負荷が低いときには消費電力を極限まで抑えてバッテリーでの長時間駆動を可能にし、重いタスクを動かすときにも高い処理性能を達成可能にしています。

この設計思想をかなりの力業で実現しようとしたのがLakefieldのCPUに見えます。

アイドル時やWebサイトをブラウザで閲覧するときなどの軽い処理はATOM側で動かし、動画編集、高解像度の写真のレタッチといった高負荷の処理は10nmの新アーキテクチャコアで一気に処理する、そういった使い分けで電力効率の最適化を狙ったチップだと思われます。

この動作を実現する際の問題はどんなタスクをどちらのコアに割り振るかの制御になるでしょう。この部分をスマートに実装して狙い通りに動いてくれないと、せっかくの2種類のコアの実装が無駄になってしまいますから。

ディスパッチャのソフトウェアをインテル側が開発してOSベンダーに提供するのか、両者が協調してそのあたりを作り込むのかは分りませんが、両者がしっかりと密にやりとりするのが必須にはなるでしょう。

高速メモリもスタックされるか?

このインテルの3Dスタッキング技術の公開時に使われた説明用資料には、ロジックチップの他にメモリも一緒にスタッキングするスライドが使われていました。

ですのでもしかするとLakefieldでもHBMなどの高速メモリが積層される可能性もあるかもしれません。まあ、こちらは製品化の際にはコスト面の制約が大きくなると思いますが。

現在公表されたLakefieldの内容では、10nm世代のCPUコア側にはGPUが統合されない雰囲気もありますので、その場合には高速メモリの必要性は薄れそうではあります。

続報によるとやはりメインメモリはスタックされるようですので、Lakefieldのチップ以外にストレージやインタフェースのコネクタへの配線を実装するだけでパソコンのメイン基板が形になってしまいます。

今までにない小さく軽いデバイスが生まれる可能性も出てきました。

今後必須になるはずの技術

このように別のプロセスで製造されたロジックチップを積層したりパッケージ内で接合したりして混載するのは、今後のCPU製品ではほぼ必須の技術になっていく可能性が高くなっています。

インテルの10nmや他社の7nmといった最先端のチップの製造プロセスでは、チップの製造コストが非常に高くつくようになっています。

このため最先端で高い集積度、高速動作が必要なCPUやGPUコア以外の部分、たとえはI/Oインタフェース用のプロセッサなどはCPUコアとは別のプロセスで製造してそれを接合して使う方向が考えられています。

これによって22nmなど既に「枯れた」ローコストで安定した製造が可能なプロセスを活用して、CPU全体の製造コストを下げることが狙えます。

また、先端プロセスでの製造分量を抑えてより効率的に最先端のチップ製造を行なうことも可能になると思われます。

本格的な3Dスタッキングを比較的低いコストで行えるようにしたのは恐らくインテルが初めて。

10nmの製造プロセスでは大苦戦してこちらの面でのアドバンテージをほぼ失ったインテルではありますが、やはりチップ製造メーカーの巨人としての存在感は相変わらずですね。

こちらの面で他社よりも1歩先を行くことになりそうです。